图中的单头箭头表明：其指向的信号可以在箭头起始信号置起之前或之后置起（无依赖）

图中的双头箭头表明：其指向的信号必须在箭头起始信号置起之后置起（指向信号依赖起始信号）

读顺序：先传输完毕读地址后（arvalid+arready），slave再给出读数据（rvalid）。slave也不能未卜先知。。。。

写顺序：写地址和写数据同时传输，然后才能给出bvalid。

收到读地址后，再给出读数据的RVALID。

全是时序逻辑：ARVALID->arready+axi_araddr->rvalid+ardata；

rresp始终是0.

写地址和写数据的valid同时有效时（上图写数据要比写地址早），给出写地址和写数据的ready，下一个周期给写响应的bvalid。

AWVALID+WVALID -> awready+wready + axi_awaddr->axi_bvalid+wdata

串口卡bresp始终是0.

创建axi_lite接口的模板

参考

[1].深入 AXI4总线 （六）：制作一个 AXI 接口 IP

[2].AXI_Lite 总线详解